BKG

Valentina, Pricylia (2019) Pengembangan Perangkat Penghitung Jitter Berbasis FPGA. Sarjana thesis, Universitas Brawijaya.

Indonesian Abstract

Pada penelitian ini dibahas pengembangan perangkat berbasis FPGA untuk penghitungan jitter dari sinyal digital yang memiliki level tegangan 0 volt hingga 5 volt. Metode yang dilakukan adalah mencacah duty cycle (time high dan time low) dari sinyal digital berfrekuensi 1 Khz hingga 10 Khz, 20 Khz hingga 100 Khz (dengan kelipatan 10) dan 100 Khz hingga 500 Khz (dengan kelipatan 100) untuk sinyal masukan yang bersumber dari Arduino uno. 1 Khz hingga 10 Khz, 20 Khz hingga 100 Khz (dengan kelipatan 10), 100 Khz hingga 1000 Khz (dengan kelipatan 100), dan 1 Mhz hingga 15 Mhz untuk sinyal digital masukan yang bersumber dari sinyal generator menggunakan sistem counter FPGA DE0-NANO dengan frekuensi clock 50 Mhz. Hasil cacahan counter FPGA dibandingkan dengan nilai cacahan pembandingnya untuk mengetahui tingkat kelayakan counter FPGA dalam melakukan cacahan sinyal. Nilai cacahan pembanding diperoleh dengan cara membagi periode time high atau time low dari real frekuensi sinyal yang dapat diketahui menggunakan oscilloscope (periode time high atau time low merupakan periode sinyal dibagi 2 hal ini karena duty cycle terdiri dari 50% time high dan 50% time low sehingga besar periode time high dan time low adalah sama) dengan periode clock counter FPGA. Hasil dari penelitian menunjukan bahwa nilai cacahan yang dihasilkan oleh FPGA memiliki hasil yang mendekati nilai cacahan pembandingnya. Metode ini juga terbukti dapat digunakan untuk mencacah sinyal digital hingga frekuensi 13 Mhz sehingga dapat dikatakan bahwa pengembangan counter FPGA layak untuk digunakan dalam mencacah sinyal digital untuk melakukan analisa nilai jitter.

English Abstract

In this research, there will be explanations about the development of FPGA-based device for counting jitter of digital signal whose 0 volt until 5 volt voltage level. The method is counting duty cycle (time high and time low) from digital signal with the frequency of 1 kHz until 10 kHz, 20 kHz until 100 kHz (in multiples of 10), and 100 kHz until 500 kHz (in multiples of 100) for input signal that is sourced from Arduino uno; 1 kHz until 10 kHz, 20 kHz until 100 kHz (in multiples of 10), 100 kHz until 1000 kHz (in multiples of 100), and 1 MHz until 15 MHz for digital input signal which is sourced from signal generator that uses FPGA DE0-NANO counter system with the clock frequency of 50 MHz. The counting number of FPGA counter then compared with its comparative counting number to knowing the feasibility of FPGA counter in course of signal counting. The comparative counting number is obtained by dividing the period of time high or time low of real signal frequency which is able to known by using oscilloscope (the period of time high or time low is signal period that is divided by two because of duty cycle which is consisted of 50% time high and 50% time low, so that the period of time high and time low is the same) with the period of FPGA clock counter. The result of this research shows that the counting number which is obtained from FPGA approaches the comparative counting number. This method is also proven to counting the digital signal until the frequency of 13 MHz, so it is able to state that the development of FPGA counter is worth to used for counting digital signal for analyzing jitter value

Other Language Abstract

-

Item Type: Thesis (Sarjana)
Identification Number: SKR/MIPA/2019/106/051910809
Uncontrolled Keywords: jitter, time high, time low, counter FPGA
Subjects: 500 Natural sciences and mathematics > 537 Electricity and electronics > 537.5 Electronics
Divisions: Fakultas Matematika dan Ilmu Pengetahuan Alam > Fisika
Depositing User: Budi Wahyono
URI: http://repository.ub.ac.id/id/eprint/176926
Text
Pricylia Valentina (3).pdf
Restricted to Repository staff only

Download

Actions (login required)

View Item View Item